{{{sourceTextContent.title}}}

Renesas Electronics desarrolla chips de IA de última generación

{{{sourceTextContent.subTitle}}}

Renesas Electronics Corporation, uno de los principales proveedores de soluciones avanzadas de semiconductores, ha anunciado que ha desarrollado un acelerador de IA que realiza el procesamiento de CNN (red neuronal convolucional) a altas velocidades y baja potencia para avanzar hacia la próxima generación de IA integrada de Renesas (e-AI), que acelerará el aumento de la inteligencia de los dispositivos de punto final.

{{{sourceTextContent.description}}}

Un chip de prueba de Renesas con este acelerador ha alcanzado la eficiencia energética de 8,8 TOPS/W (Nota 1), que es la clase más alta de eficiencia energética de la industria. El acelerador de Renesas se basa en la arquitectura de procesamiento en memoria (PIM), un enfoque cada vez más popular para la tecnología de IA, en la que se realizan operaciones de multiplicación y acumulación en el circuito de memoria a medida que se leen los datos de esa memoria.

Para crear el nuevo acelerador de IA, Renesas desarrolló las siguientes tres tecnologías. La primera es una tecnología PIM de estructura SRAM de valor ternario (-1, 0, 1) que puede realizar cálculos CNN a gran escala. El segundo es un circuito SRAM que se aplica con comparadores que pueden leer los datos de la memoria a baja potencia. La tercera es una tecnología que evita los errores de cálculo debidos a las variaciones del proceso de fabricación. Juntas, estas tecnologías logran tanto una reducción en el tiempo de acceso a la memoria en el procesamiento de aprendizaje profundo como una reducción en la potencia requerida para las operaciones de multiplicación y acumulación. De esta manera, el nuevo acelerador alcanza la clase más alta de eficiencia energética de la industria, al tiempo que mantiene una relación de precisión de más del 99 por ciento cuando se evalúa en una prueba de reconocimiento de caracteres escritos a mano (MNIST, por sus siglas en inglés).

Renesas presentó estos resultados el 13 de junio, en los Simposios de 2019 sobre Tecnología y Circuitos de VLSI en Kyoto, Japón, del 9 al 14 de junio de 2019. Renesas también demostró el reconocimiento de imágenes en tiempo real utilizando un módulo prototipo de IA en el que este chip de prueba, alimentado por una pequeña batería, se conectó con un microcontrolador, una cámara, otros dispositivos periféricos y herramientas de desarrollo en la sesión de demostración.

Hasta ahora, la arquitectura PIM era incapaz de alcanzar un nivel de precisión adecuado para cálculos CNN a gran escala con cálculos de un solo bit, ya que la estructura binaria (0,1) SRAM sólo podía manejar datos con valores 0 o 1. Además, las variaciones en el proceso de fabricación dieron lugar a una reducción de la fiabilidad de estos cálculos, por lo que se requirieron soluciones provisionales. Renesas ha desarrollado tecnologías que resuelven estos problemas y las aplicará, como tecnología de vanguardia que puede implementar los revolucionarios chips de IA del futuro, a la próxima generación de soluciones e-AI para aplicaciones tales como equipos portátiles y robots que requieren tanto rendimiento como eficiencia energética.

Características clave de la nueva tecnología desarrollada para los chips de IA de próxima generación:

Ternario (-1, 0, 1) Estructura SRAM PIM que puede ajustar su número de bit de cálculo de acuerdo con la precisión requerida

La arquitectura PIM de la estructura SRAM ternaria (-1, 0, 1) adopta una combinación de una memoria ternaria con un simple bloque de cálculo digital para mantener al mínimo los aumentos en la cantidad de hardware y los errores de cálculo. Al mismo tiempo, permite cambiar el número de bits entre, por ejemplo, cálculos de 1,5 bits (ternarios) y 4 bits según la precisión requerida. Dado que esto puede soportar diferentes precisiones y escalas de cálculo requeridas por usuario, los usuarios pueden optimizar el equilibrio entre la precisión y el consumo de energía.

Circuito de lectura de datos de memoria de alta precisión y baja potencia que combina comparadores y réplicas de celdas

Cuando se adopta una arquitectura PIM, los datos de la memoria se leen detectando el valor de la corriente de la línea de bits en la estructura SRAM. Aunque es eficaz utilizar convertidores A/D para la detección de corriente en la línea de bits de alta precisión, este enfoque tiene el problema del consumo de alta potencia y del aumento de las áreas de chip. En este esfuerzo, Renesas combinó un comparador (amplificador sensorial de 1 bit) con una célula de réplica en la que la corriente puede ser controlada de forma flexible para desarrollar un circuito de lectura de datos de memoria de alta precisión. Además, estas tecnologías aprovechan el hecho de que el número de nodos (neuronas) activados por la operación de la red neural es muy pequeño, alrededor del 1%, y logra una operación de menor potencia al detener la operación de los circuitos de lectura de los nodos (neuronas) que no están activados.

Tecnología de evitación de variaciones que suprime los errores de cálculo debidos a variaciones en el proceso de fabricación

La arquitectura PIM tiene el reto de los errores de cálculo debidos a las variaciones del proceso de fabricación. Esto se debe a que las variaciones de proceso en la fabricación causan errores en los valores de las corrientes de línea de bits en la estructura SRAM y, como resultado, se producen errores en la lectura de los datos de memoria. Para resolver este problema, Renesas cubrió el interior del chip con varios bloques de circuitos de cálculo SRAM y utilizó bloques con mínimas variaciones en el proceso de fabricación para realizar los cálculos. Dado que los nodos activados son sólo una pequeña minoría de todos los nodos, los nodos activados se asignan selectivamente a los bloques de circuitos de cálculo SRAM que tienen variaciones mínimas en el proceso de fabricación para realizar los cálculos. Esto permite reducir los errores de cálculo a un nivel en el que pueden ser esencialmente ignorados.

Desde que introdujo el concepto de IA integrada (e-AI) en 2015, Renesas ha avanzado en el desarrollo de varias soluciones e-AI. Renesas ha definido "clases" basadas en la eficacia de la e-AI y de las aplicaciones que se implementan y ha estado desarrollando soluciones e-AI basadas en las siguientes cuatro clases:

- Clase 1: Juzgar la corrección o anormalidad de los datos de la forma de onda de la señal.

- Clase 2 (100 GOPS/Clase W): Juzgar la corrección o anormalidad usando procesamiento de imágenes en tiempo real.

- Clase 3 (1 clase TOPS/W): Realización del reconocimiento en tiempo real.

- Clase 4 (10 TOPS/Clase W): Habilitar el aprendizaje incremental en un punto final.

Renesas introdujo un entorno de desarrollo e-AI en 2017, y en 2018 anunció el microprocesador RZ/A2M, que integra el exclusivo DRP (procesador reconfigurable dinámicamente) de Renesas en el chip. Renesas ofrece estas tecnologías para aplicaciones clasificadas en la clase 2. Para implementar aplicaciones de clase 3, Renesas ha mejorado aún más el rendimiento computacional de esta tecnología DRP.

Ahora, Renesas presenta la nueva tecnología de vanguardia desarrollada gracias a este esfuerzo. La nueva tecnología de acelerador combina un bajo consumo de energía y un mejor rendimiento computacional, y podría ser una de las tecnologías clave para implementar futuras aplicaciones de clase 4. Renesas está comprometida a contribuir a la realización de una sociedad inteligente a través de una mayor inteligencia que aplica la IA tanto en los bordes como en los puntos finales de la IO.